Verifikation und Validierung eingebetteter Systeme - Kostspielige Fehler bei der Entwicklung eingebetteter Systeme vermeiden

Viele moderne Produkte basieren auf mikroelektronischen Komponenten.
Oftmals ist das korrekte Funktionieren dieser Produkte lebenswichtig, etwa in Medizintechnik oder Autoelektronik.
Daher werden hohe Anforderungen an die Qualität der darin eingesetzten mikroelektronischen Systeme gestellt.
Die Anforderungen lassen sich in drei Gruppen unterteilen:

1. Das System muss korrekt entsprechend der Spezifikation entworfen sein.
2. Das gemäß Entwurf physikalisch gefertigte System soll zum Zeitpunkt seiner Herstellung fehlerfrei funktionieren.
3. Darüber hinaus soll das System für einen gegebenen Zeitraum zuverlässig (d.h. ohne Ausfall) eingesetzt werden können.

Während Anforderung (2) durch Testmethoden und Anforderung (3) durch Methoden zur Erhöhung der Ausfallsicherheit behandelt werden, spielen für die Einhaltung von Anforderung (1) Verifikations- und Validierungsmethoden eine Rolle. Der Schwerpunkt dieses Weiterbildungsmoduls liegt auf Verifikations- und Validierungsmethoden für digitale Komponenten und auch für Softwareprotokolle und hybride Systeme (d.h. Systeme, die auf einem Zusammenspiel von digitalen Komponenten mit einer kontinuierlichen Umgebung beruhen).
Dabei interessiert sowohl der formale Nachweis von Systemeigenschaften als auch die Übereinstimmung des Entwurfs im Vergleich zu einer gegebenen Spezifikation.
Es werden zunächst verschiedene existierende Basistechniken zur formalen Verifikation vorgestellt, wie z.B. Decision Diagrams und SAT-Solver.
Darauf aufsetzend werden Ansätze zum Äquivalenzvergleich sowie zur Eigenschaftsprüfung beschrieben. Eigenschaftsprüfung wird zur Verifikation sowohl von digitalen Komponenten als auch von Softwareprotokollen und Hybriden Systemen verwendet.

Beispiele praktischer Anwendungen der in diesem Modul vermittelten Inhalte sind z.B.:

• Aufspüren subtiler Fehler in Protokollen und Hardwareimplementierungen
• Im Schaltungsentwurf z.B. formales (d.h. nachweisbar vollständiges) Verifizieren des Syntheseergebnisses gegen eine Spezifikation in VHDL
• Untersuchung der Gültigkeit von Spezifikationen in einer Eigenschaftsbeschreibungssprache oder Untersuchung der Gültigkeit von Assertions in VHDL- oder Verilog-Code